技术科普
在0.18um工艺以前,我们不需要考虑太多工艺带来的影响,但是在深亚微米工艺的发展中,随着工艺制程的提升,制造工艺对电路设计的影响越来越大,其中,影响较大的有STI/WPE效应,这需要我们在设计过程中提前考虑它们对电路的影响。本文将分别对STI和WPE效应进行介绍,仿真和给出合适的方法进行改善。
STI压力效应
1、效应介绍
STI(Shallow Trench Isolation)压力效应就是浅槽隔离压力效应,如图1所示。在先进的CMOS工艺制程中,常见的方式是用STI来做有源器件的隔离,形成绝缘侧壁。STI是利用高度各向异性反应离子刻蚀,在表面切出了一个垂直的凹槽,该凹槽的侧壁会被氧化,然后淀积多晶硅填满凹槽,浅槽在产生的过程中,对MOS器件的距离不同而产生的压应力也不同,导致了器件性能的不同。
STI效应在版图上表现为Sa和Sb,Sa和Sb的距离表示为栅极到有源区边界的距离,如图2所示。STI效应对器件的性能有较大的影响,主要体现在MOS器件的阈值电压Vth和电子迁移率Ueff上,因此在仿真器件性能时必须考虑该效应。
2、效应仿真
下面通过仿真对STI效应进行深入了解,设置MOS器件的宽长比一定,即W/L=25u/0.28u,横轴为Sa=Sb=0.01u、0.1u、0.5u、1u、2u、4u、8u、15u、30u,观察MOS管阈值电压Vth和电子迁移率Ueff的变化情况,如图3所示,其中,红色为PMOS,蓝色为NMOS。
根据图像可知,MOS管的阈值电压Vth随Sa(Sb)增大而变得稳定,在Sa(Sb)≥2u时,MOS的Vth误差在2%以内;NMOS的电子迁移率Ueff随Sa(Sb)增大而增大,PMOS的电子迁移率Ueff随Sa(Sb)增大而减小,在Sa(Sb)≥2u时,Ueff误差在2.5%以内,逐渐稳定。
3、效应改善
因此在设计之前,需要预估Sa和Sb的值,进行仿真调试,使其达到最优;对于对称性较高的电流镜,差分对等,采用整数倍设计方法,有助于提升制造的对称性,降低STI效应;尽量保证PMOS衬底接电源,NMOS衬底接地,降低阱的个数,进而降低STI效应;在版图绘制中,可以提高MOS管源漏的共用降低STI效应,如图4所示;或者增加dummy器件,使关键器件远离阱边缘,增大MOS管源漏面积,降低STI效应。
WPE效应
1、效应介绍
WPE(Well Proximity Effect)效应是指在离子注入制造工艺时,离子从掩膜板边沿扩散,在阱边缘附近的表面浓度较大,随着距离掩膜板的距离越远,阱的掺杂浓度越低,整个阱的掺杂浓度不均匀,如图所示。
WPE效应在版图上表现为Sc,Sc的距离表示为栅极到阱边界的距离,如图2所示。由于WPE效应会造成阱掺杂浓度的不均匀,这会影响到MOS管阈值电压Vth以及电子迁移率Ueff,因此在电路设计中必须考虑该效应。
2、效应仿真
下面通过仿真对WPE效应进行深入了解,设置MOS器件的宽长比一定,即W/L=25u/0.28u,横轴为Sc=0.01u、0.1u、0.5u、1u、2u、4u、8u、15u、30u,观察MOS管阈值电压Vth和电子迁移率Ueff的变化情况,如图6所示,其中,红色为PMOS,蓝色为NMOS。
根据图像可知,MOS管的阈值电压vth随Sc增大而减小,逐渐稳定,当Sc≥1u时,MOS的Vth误差在1%以内;MOS管的Ueff随Sc增大而增大,在Sc≥1u时,Ueff误差在0.1%以内,逐渐稳定。
3、效应改善
在设计之前,可以通过预估Sc的值进行仿真调试,使设计达到最优;对于对称性较高的电流镜,差分对等,采用整数倍设计方法,有助于提升制造的对称性,降低WPE效应;尽量保证PMOS衬底接电源,NMOS衬底接地,降低阱的个数,进而降低WPE效应对MOS管的影响;在版图布局规划阶段,优化阱的布局以减小阱的个数,比如将同一电位的器件放在一个阱里面,这样可以减小或避免WPE效应,如图7所示,右侧布局相较左侧布局更好,合并了相同的2.5V的阱形成一个大阱,从而降低WPE效应;或者将关键器件放置在离阱的边界比较远的地方,这样可以减小或避免WPE效应;增加dummy器件,使关键器件远离阱边缘,也可以有效降低WPE效应。
STI和WPE效应在深亚微米制造工艺中是必不可少需要考虑的因素,尤其是在广泛使用纳米工艺的今天,这两种效应带来的影响越来越大。如果在设计中不加以考虑,芯片可能会面临性能上的降低,甚至是无法工作。因此我们需要在设计前预估影响,设计中降低影响,设计后验证,从而降低产品研发周期,降低成本。在愈发先进的工艺设计中,IP设计受到的影响因素也越来越多,因此对设计者来说,了解工艺变得尤为重要。
2023年4月27日